Der erste 7nm AI-Chip ist bereit zu gehen

Wave Computing konzentriert sich darauf, das erste AI-Startup zu werden, das einen 7 Nanometer (nm) -Prozessor entwickelt und in seinem AI-System einsetzt.

Gemäß den aktuellen Informationen der EE Times wird der 7-nm-Entwicklungsplan von Wave Computing das ASIC-Chip-Design von Broadcom Inc. verwenden. Wave und Broadcom werden die 7-nm-Prozesstechnologie von TSMC nutzen, um Waves nächste Generation der Dataflow Processing Unit (DPU) zu entwickeln.

Die neue 7-nm-DPU wird von Broadcom bereitgestellt, der Zeitplan ist jedoch noch nicht geklärt. Laut dem CEO von Wave, Derek Meyer, wird die 7-nm-DPU "in unserem eigenen KI-System entwickelt". Er fügte hinzu: "Wenn andere Unternehmen auf dem Markt diese Notwendigkeit haben, können sie den gleichen Chip bereitstellen."

Kevin Krewell, Principal Analyst bei der Marktforschungsfirma Tirias Research, sagte: "Wave hofft, sich mit diesem 7-nm-Design vom Startup abzuheben. Derzeit haben die meisten Startups nicht das Know-how und die Fähigkeiten, 7-nm-Komponenten zu bauen." Erklären Sie, dass Wave dies mit Hilfe von Broadcom möglich macht. Er wies darauf hin, dass Broadcom "aufgrund der Akquisition von LSI Logic eine fortschrittlichere ASIC-Schaltungsdesign-Erfahrung hat".

Waves aktuelle DPU-Generation basiert auf einem 16-nm-Prozessdesign.

"In der Branche, in der wir neue KI-Beschleuniger entwickeln, werden wir dank der Unterstützung von Broadcom die ersten sein, die physikalische 7-nm-IPs erhalten - wie 56Gbps und 112Gbps SerDes." Meyer wies darauf hin, dass Broadcom fortschrittliche Design-Plattformen, Massenproduktionstechnologie und die bewährte 7-nm-IP bei der Implementierung dieses 7-nm-Produktentwicklungsplans unterstützt.

Waves aktuelle DPU-Generation basiert auf 16-nm-Prozessknoten und wird hauptsächlich von Waves eigenen Designern und Auftragnehmern unterstützt. Bezüglich der 7-nm-DPU sagte Meyer: "Zwischen Broadcom und Wave haben wir die Technologie und die Ressourcen entwickelt, die für [ASIC] -Design-Front-End und Back-End benötigt werden, und haben dementsprechend einen Kooperationsplan entwickelt."

Derzeit wird dieser 7-nm-Kooperationsplan gestartet und dauert mehrere Monate. Broadcom wird für den physischen Teil des 7-nm-Chips verantwortlich sein. Obwohl das 7-nm-Design sehr kompliziert ist, sagte Meyer: "Ich glaube, dass Broadcom zum ersten Mal den richtigen Chip auf den Markt bringen wird." Wave hat jedoch nicht offenbart, wann seine 7-nm-DPU verfügbar sein wird, noch wird es die 7-nm-DPU-Architektur erklären.

7nm DPU interne Offenlegung

Meyer erklärte jedoch, dass der neue Chip "auf der Datenflussarchitektur basiert". Es wird die erste DPU sein, die eine "64-Bit (64-Bit) MIPS Multi-Threaded CPU" hat. Wave hat MIPS im Juni dieses Jahres erworben.

Meyer wies auch darauf hin, dass Waves 7-nm-Chip mit neuen Funktionen im Speicher ausgestattet sein wird, aber er gab nicht bekannt, welche neuen Funktionen hinzugefügt wurden.

Meyer sagte jedoch, dass die Multi-Threading-Technologie von MIPS eine Schlüsselrolle in der neuen Generation von DPUs spielen wird. Durch die Datenstromverarbeitung von Wave "Wenn wir Daten für Maschinenlernagenten laden, entladen und neu laden, wird die Hardware-Multithreading-Architektur sehr effizient sein." Darüber hinaus wird die Cache-Kohärenz von MIPS auch die neue DPU von Wave sein. Ein weiteres wichtiges Merkmal. Er sagte: "Da unsere DPU eine 64-Bit-Architektur ist, ist es nur sinnvoll, gleichzeitig mit MIPS und DPU mit demselben Speicher im 64-Bit-Adressraum zu kommunizieren."

Für die neuen Funktionen, die Wave im Speicher hinzufügt, sagte Krewell: "Waves bestehende Chips verwenden Microns Hybrid Memory Cube (HMC). Und ich denke, die zukünftigen Chips von Wave werden sich auf Speicher mit hoher Bandbreite (HBM) konzentrieren", fügte er hinzu. "Der HBM-Zukunftsentwurf ist besser. Die sich ständig ändernde Speicherarchitektur wird sich auf die Gesamtsystemarchitektur auswirken."

Karl Freund, Senior Analyst bei Moor Insights & Strategie, stimmt zu. Er sagte: "Für den Speicherbereich werden sie wahrscheinlich den hybriden Speicherwürfel aufgeben und zu einem Speicher mit hoher Bandbreite wechseln, da er kosteneffektiver ist."

In einem Interview kündigte Meyer an, dass die neue 7-nm-DPU eine bis zu 10-mal bessere Leistung als ihre bisherigen Chips bieten soll.

Er sagte: "Vergiss nicht, wir haben die Frequenz in der DPU-Architektur vorher vom Chip getrennt." Er wies darauf hin, dass das Hin- und Herwechseln zwischen den Hosts zu einem Engpass führen wird, während in der DPU der eingebettete Mikrocontroller Anweisungen laden kann. Verringern Sie die Leistung und Latenz, die herkömmliche Beschleuniger verschwenden. "Wir können die Transistorfähigkeiten auf dem 7-nm-Chip effektiv nutzen, um die Leistung zu verbessern."

Allerdings hat Krewell diesbezüglich Vorbehalte. Er sagte: "Was Wave angeht, ist es eine lange Reise, die 10 Mal Leistung in Bezug auf die Leistung erreichen kann, es muss darauf basieren, wie man die Leistung des maschinellen Lernens misst ... und Derek [Meyer] spricht über Training oder Inferenz." Es wird hinzugefügt: "Es gibt viele Änderungen bei Inferenzen und Implementierungen mit Algorithmen mit geringerer Genauigkeit (8 Bit oder niedriger). Die Leistung des Trainings hängt hauptsächlich von der Speicherarchitektur ab." Allerdings gab er auch zu: "Ich kenne eigentlich nicht die Details, die Wave berechnet hat."