EDA unterstützt Standards zur Rationalisierung von IC-Tests und -Verifizierungen

Neben EDA-, IP- und SoC-Unternehmen zeichnete sich der diesjährige DAC durch die Anzahl der Branchenverbände aus, die ihre jeweilige Technologiemarke bewarben und Standards festlegten, denen die Branche folgen sollte.

Accellera Das Gremium, das Design-, Modellierungs- und Verifizierungsstandards auf Systemebene fördert, war mit mehreren der führenden Unternehmen der Branche verbunden und gab Ankündigungen zu EDA- und IP-Standards bekannt.

Die Mission von Accellera ist es, eine Plattformsprache bereitzustellen, um Design, Verifikation und Produktivität von Elektronikprodukten zu verbessern, sagte Lu Dai, Senior Director of Engineering bei Qualcomm und Accellera bei der Ankündigung des genehmigten Portable Test and Stimulus Standard (PSS) 1.0 von der Organisation.

Die Spezifikation - zum kostenlosen Download verfügbar - ermöglicht es dem Benutzer, Verifizierungsabsichten und -verhalten einmalig festzulegen und sie für mehrere Implementierungen und Plattformen zu verwenden.

Der neue Standard steht ab sofort zur Verfügung herunterladen kostenlos.

Eine einzige Darstellung von Stimulus- und Testszenarien für SoC-Test- und Abdeckungsmetriken für die Hardware- und Software-Verifizierung kann von vielen Benutzern auf verschiedenen Integrationsebenen und in verschiedenen Konfigurationen verwendet werden, um Simulationen, Emulationen, FPGA-Prototypen und Implementierungen nach dem Silizium zu generieren.

Dai geht davon aus, dass der Standard eine „tiefgreifende Auswirkung“ auf die Branche haben wird, da er den Schwerpunkt von der Verifizierung auf Systemebene verlagert und die Produktivität der Designer erhöht, indem er eine Testspezifikation verwendet, die für das Design und die Verifizierung auf mehrere Plattformen übertragbar ist.

Der Standard definiert eine domänenspezifische Sprache und begleitende semantisch äquivalente C ++ - Klassendeklarationen und erstellt eine einzige Darstellung von Stimulus- und Testszenarien auf der Grundlage objektorientierter Programmiersprachen, Hardware-Verifizierungssprachen und Verhaltensmodellierungssprachen. Das Ergebnis kann vom gesamten Designteam aus Verifizierungs-, Test- und Designdisziplinen und unter verschiedenen Konfigurationen verwendet werden und die besten Werkzeuge von verschiedenen Lieferanten für die Verifizierungsanforderungen auswählen. Der Standard verwendet native Konstrukte für Datenfluss, Parallelität und Synchronisation, Ressourcenanforderungen sowie Status und Übergänge.

Bei DAC Kadenz kündigte an, dass seine Perspec System Verifier Das Designtool unterstützt den Portable Test and Stimulus-Standard. Teil der Verifizierer Mit einer Reihe von Tools automatisiert es SoC-Abdeckungsverschlüsse für Automobile, Mobilgeräte und Server und soll die Testproduktivität auf Systemebene um den Faktor 10 verbessern.

Der Perspec System Verifier bietet einen abstrakten modellbasierten Ansatz zur Definition der SoC-Anwendungsfälle aus dem PSS-Modell und verwendet UML-Aktivitätsdiagramme (Unified Modeling Language) zur Visualisierung der generierten Tests.

Die Perspec System Verifier-Tests sind für jedes Tool in der Verification Suite optimiert, einschließlich Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform und Protium S1 FPGA-basierter Prototyping-Plattform. Das Tool lässt sich auch in die vManager Metric-Driven Signoff-Plattform des Unternehmens integrieren, um die neue Anwendungsfallabdeckung in der PSS zu unterstützen. Es werden Tests generiert, die Verification IP (VIP) verwenden können, sodass der Verifizierungsinhalt über die PSS-Methodik wiederverwendet werden kann, um die SoC-Verifizierung zu beschleunigen.

Ein weiteres Unternehmen, das die PSS unterstützt, ist Mentor. Das Unternehmen wird mit der bevorstehenden Veröffentlichung des Questa inFact-Tools den Standard unterstützen. (Das Unternehmen hat seine Questa inFact-Technologie 2014 an die Organisation gespendet und sie ist die Grundlage des Standards, behauptet das Unternehmen.)

Sie glaubt, dass die PSS die Annahme erhöhen wird Tragbare Impulse für eine breitere, allgemeine Nutzung und Unterstützung von IC-Ingenieuren bei der effizienten Zusammenarbeit bei der Entwicklung von Produkten für neue und aufstrebende Märkte wie künstliche Intelligenz (KI), drahtlose 5G-Kommunikation und autonomes Fahren.

Questa inFact nutzt Techniken für maschinelles Lernen und Data Mining, um die Produktivität über mehrere Phasen der IC-Entwicklung hinweg um den Faktor 40 zu steigern, so Mentor. Entwickler können Leistungs- und Leistungsanalysen auf der IC-Ebene durchführen, Verifizierungsingenieure können in kürzerer Zeit ein höheres Maß an Abdeckung erzielen, Validierungsingenieure können Hardware und Software vollständig integrieren und Testingenieure können ihre Regressionstestumgebungen analysieren und optimieren, erklärte Mark Olen. Produktmarketing Gruppenleiter, Mentor IC Verification Solutions Division.

Das Unternehmen hat das Tool weiterentwickelt, um die PSS-Anforderungen zu erfüllen, und seine graphbasierte Questa inFact-Technologie um das angewandte maschinelle Klassifizierungslernen erweitert, um die Ausrichtung auf noch nicht verifizierte Szenarien zu ermöglichen. Dies beschleunigt das Erreichen der Abdeckungsziele auf IP-Blockebene und erhöht die Nützlichkeit von Bare-Metal-Tests auf IC-Ebene. Das Tool lernt aus jedem nachfolgenden Szenario während der Simulation oder Emulation.

Die Anwendung der Data Mining-Technologie erweitert die Anwendung von tragbaren Stimuli über die Verifizierung hinaus. Es ermöglicht dem Tool, Aktivitäten auf Transaktionsebene zu erfassen und zu korrelieren, um Leistungsparameter des IC-Designs wie Fabric-Routing-Effizienz und Bandbreite, Latenzzeit auf Systemebene, Cache-Kohärenz, Arbitrationseffizienz, Ausführung außerhalb der Reihenfolge und Opcode-Leistung zu charakterisieren. Es kann auch Regressionstestumgebungen analysieren und optimieren, um die Notwendigkeit von Simulations- und Emulationszyklen zu vermeiden.

Das Tool kann verwendet werden, um UVM SystemVerilog-Testszenarien für die Funktionsabdeckung auf IP-Blockebene mit dem Questa-Simulator zu generieren. Anschließend können die Testszenarien erneut verwendet werden, um C / C ++ - Tests für die Verkehrserzeugung auf IC-Ebene mit dem Veloce-Emulator des Unternehmens zu generieren . Es kann auch verwendet werden, um Assembly-Code auf Systemebene für die Befehlssatzüberprüfung und C / C ++ - Szenarien für die Erkundung der Architektur mit dem virtuellen Vista-Prototypsystem zu generieren. In Verbindung mit dem Catapult High-Level Synthesis-Toolset von Mentor können C / C ++ - Szenarien vor und RTL-Tests nach der Verhaltenssynthese generiert werden.