DAC: Avatar-Planungstools basieren auf einer einheitlichen hierarchischen Datenbank

Die Tools basieren auf ATopTech-Technologien, die Gegenstand einer Klage von Synopsys waren. Im Anschluss daran wurden die Tools neu erstellt und der Befehl, der mit dem Synopsys-Befehl identisch war, geändert, erklärte Lily Cheng, Managerin für Anwendungstechnik bei Avatar.

von Caroline Hayes im DAC

Aprisa bietet Platzierungs-, Clock-Tree-Synthese-, Routing-, Optimierungs- und eingebettete Analyse-Engines für das IC-Design. Es unterstützt Standarddatenein- und -ausgänge, einschließlich Verilog, SDc, LEF / DEF, Liberty und GDSII. Die patentierten Technologien wurden speziell entwickelt, um die Designherausforderungen bei 28 nm und darunter zu bewältigen. Die Werkzeuge wurden von Halbleiterfabriken für Designs mit Prozessknoten von 28 nm, 20 nm, 16 nm, 14 nm, 10 nm und 7 nm zertifiziert.

Das Placement-Tool wählt dynamisch und automatisch dominante Szenarien für die Optimierung aus, um alle Abmeldeszenarien während der physischen Implementierung effizient einzubeziehen und die Anzahl der Entwurfsiterationen zu verringern.

Es unterstützt auch alle EM-Regeln fortgeschrittener Prozessknoten mit integrierter EM-Überprüfung und -Fixierung während des Routings.
Interne Analyse-Engines korrelieren mit den von der Gießerei genehmigten Abnahme-Tools für vorhersehbare Konstruktionsabschlüsse, erklärte Cheng.

Eine weitere Funktion ist die zeitnahe Abmeldung. Der eingebettete Zeitgeber korreliert mit den Tools für das Abmeldetiming und unterstützt verschiedene On-Chip-Variationsmethoden, einschließlich AOCV, SBOCV, SOCV und LVF. Es unterstützt auch grafische und pfadbasierte Analysen und Optimierungen sowie erweiterte Signalintegritäts- und Rauschanalysen. Alle Timing-Funktionen werden während der Optimierung aktiviert, was angeblich die Konvergenzgeschwindigkeit erhöht.

Color-Aware DPT-Routing ist die patentierte Routing-Technologie des Unternehmens, die konstruktionsrichtige Methoden verwendet, um Verstöße gegen die Double-Patterning-Technologie während der DRC-Abmeldung zu vermeiden.

Sowohl UPF als auch CPF werden für eine leistungsarme Optimierung mit Leckage und dynamischer leistungsabhängiger Optimierung unterstützt.

Apogee nutzt die Aprisa-Analyse-Engine und -Datenbank zur Korrelation zwischen Bock- und Top-Level-Timing. Es bietet eine nahtlose, integrierte Designumgebung für komplexe Chipdesigns mit geringem Stromverbrauch und Chipgröße. Das Multithread- und verteilte System ist für einen hohen Rechendurchsatz ausgelegt.