Künstliche Intelligenz schafft eine blühende Geschäftsmöglichkeit für Halbleiter

  Angetrieben durch das starke Internet der Dinge, persönliche Geräte und Rechenzentren werden die Vorteile künstlicher Intelligenz für Halbleiter in den nächsten fünf Jahren um mehr als das 13-fache zunehmen und die jährliche Wachstumsrate wird 50% überschreiten und zu einem blauen Ozean werden Fest, dass IC-Hersteller nicht verpassen sollten.

Quelle: Gartner, Januar 2018

Gerade in den folgenden Bereichen können Halbleiterlieferanten aktiv neue Geräte für das Training künstlicher Intelligenz entwickeln und damit neue Geschäftsmöglichkeiten erschließen.

Workload-Beschleuniger Derzeit werden GPU-basierte Systeme in vielen Trainingssystemen verwendet. Wenn Entwickler jedoch Erfahrung mit neuronalen Netzwerkalgorithmen sammeln, kann sich der Bedarf an alternativen Rechnerarchitekturen mit den Geräteanforderungen für spezifische neuronale Netzwerkmodelle entwickeln. Viele Halbleiterhersteller entwickeln spezielle KI-Beschleuniger wie die Intel Crest-Produktfamilie und Graphcores Intelligent Processing Unit (IPU). Google hat auch eine eigene anwendungsspezifische integrierte Schaltung (ASIC) -basierte Lösung entwickelt, eine Tensor-Verarbeitungseinheit (TPU), die in die zweite Generation eingetreten ist. Field Programmable Gate Arrays (FPGAs) können auch verwendet werden, um einige der Anforderungen des Neuronalen Netzwerktrainings zu erfüllen, aber viele aktuelle Algorithmen verwenden 32-Bit Gleitkommaoperationen, was den Grad der Parallelität begrenzen kann, den FPGAs unterstützen können.

RAM. Die Bereitstellung einer Hochdurchsatz-Parallelverarbeitung in Bezug auf Datenbandbreite und Speicherdichte ist eine Herausforderung für das verwendete Speichersubsystem. Heutzutage verwenden viele AI-Geräte die HBM-Technologie (High Bandwidth Memory), die gestapelte DRAM-Chips verwendet, die auf demselben Substrat wie der Hauptverarbeitungschip montiert sind. Die aktuelle HBM2-Spezifikation ermöglicht eine Transferrate von bis zu 256 GB / s pro Chipstack und 4 GB pro Stack; Für die Verarbeitung von Geräten mit vier HBM2-Stacks bietet dies eine theoretisch maximale Datenbandbreite von 1 TB / s und 16 GB Packaged Memory. Zusätzlich zu diesem schnell lokal verbundenen Speicher müssen KI-Systeme typischerweise auch große Datenmengen im Hauptspeicher des Systems speichern.

Interne Verarbeitung des Speichers Im Gegensatz zur Verarbeitung von Daten in der Nähe von Speicher, bettet "Verarbeitung im Speicher" die Berechnung in das Speicherarray ein, wodurch der Prozessor und der Speicher enger gekoppelt werden. Die interne Speicherverarbeitung bietet zusätzliche Vorteile, einschließlich feinerer Parallelität und effizienterer Leistung und Energieeffizienz. Gegenwärtig ist die direkte Verschachtelungsersetzung eines solchen Speichers in der Computerindustrie nicht populär. Neue Speichertechnologien wie Spin Transfer Torque RAM (SST RAM), resistiver RAM (RRAM), Phasenwechselspeicher (auch bekannt als PCRAM) und Intel / Microns 3D XPoint-Speicher bieten Halbleiteranbietern zukünftige KI. Die Anwendung implementiert eine Chance zur internen Verarbeitung des Speichers.

Zusammenschaltung. Die Verbindungsleistung zwischen dem Gerät und dem System wird die Erweiterung des AI-Trainingssystems stark einschränken. Heutzutage sind viele Beschleunigergeräte über Peripheral Component Interconnect Express (PCIe) 3.0 mit der Mikroprozessoreinheit (MPU) und der Speichermatrix des Hauptsystems verbunden. Viele Industrie-Allianzen, wie die CCIX-Allianz, die OpenCAPI-Allianz und die Gen-Z-Allianz arbeiten daran, Cache-Kohärenz-Verbindungsstandards zu definieren, die zum Verbinden heterogener Computersysteme verwendet werden können. Es gibt auch viele proprietäre In-System-Verbindungen wie Intels UPI, AMDs Infinity Fabric und Nvidias NVLink. Alle diese Verbindungen stellen Halbleiteranbietern einen Mechanismus bereit, um es ihren AI-Beschleunigungsvorrichtungen zu ermöglichen, mit dem Hauptsystemprozessor und seinem Speichersubsystem zu kommunizieren, obwohl es notwendig sein kann, den Zugriff auf die Verbindungsspezifikationen zu verhandeln.

Paketoptionen Viele Geräte, die für AI-Training entwickelt wurden, verwenden große, hochleistungsfähige Chips und benötigen möglicherweise sogar mehrere Chips, um das höchste Leistungsniveau zu erreichen. Diese Situation bietet Verpackungslieferanten die Möglichkeit, neue Technologien zu entwickeln und zu liefern, um diese Produkte zu unterstützen. Es gibt derzeit einige Beispiele für heterogene Paketoptionen, einschließlich der 2D-Embedded-Multilayer-Interconnect-Bridge-Technologie (EMIB) von Intel, der CoWoS-Technologie von Substrate für Multi-Chip- und 3D-ICs. Fan-out Wafer-Level-Packaging (FOWLP) oder Board-Level-Packaging von einer Reihe von Verpackungs- und Testfirmen und Foundries ermöglicht auch eine kostengünstige 3D-Integration des Chips in einem dünneren Formfaktor und besserer Wärmeableitung.